標(biāo)題：基于FPGA的高性能圖像處理硬件實(shí)現(xiàn)須知
Stratix III FPGA芯片圖。
StratixIV FPGA芯片圖。
在本文第一部分的討論中，我們知道了在目前的基于FPGA的圖像處理設(shè)計(jì)流程，以C++等高級(jí)語(yǔ)言編寫(xiě)的算法函數(shù)模型必須采用手動(dòng)方式編碼為RTL。但手動(dòng)建立RTL的方法不但耗時(shí)，而且容易出錯(cuò)，對(duì)后端布線(xiàn)延時(shí)問(wèn)題非常敏感。因此我們必須考慮采用能夠從ANSI C++建模算法迅速轉(zhuǎn)換到運(yùn)行在FPGA硬件中的RTL實(shí)現(xiàn)方法。在接下來(lái)的第二部分討論中，我們就將討論如何利用Catapult的ASIC功能和Altera加速庫(kù)自動(dòng)順利實(shí)現(xiàn)這一設(shè)計(jì)過(guò)程。
為順利實(shí)現(xiàn)這一非常耗時(shí)的過(guò)程，Catapult C高級(jí)綜合設(shè)計(jì)過(guò)程首先對(duì)算法進(jìn)行描述，然后選擇目標(biāo)技術(shù)。算法描述是純粹的ANSI C++源代碼，只對(duì)功能進(jìn)行說(shuō)明。并行和接口協(xié)議等硬件要求可通過(guò)約束在Catapult中實(shí)現(xiàn)，從而也指導(dǎo)了綜合過(guò)程。
例如，下面的算法是一個(gè)基本有限沖擊響應(yīng)(FIR)濾波器，使用免費(fèi)的Mentor Graphics Algorithmic C數(shù)據(jù)類(lèi)型(加鏈接)來(lái)定義接口和內(nèi)部位寬度。
C++算法并沒(méi)有說(shuō)明需要多少乘法器以及什么類(lèi)型的乘法器來(lái)實(shí)現(xiàn)硬件。因此，系統(tǒng)規(guī)劃人員不用在實(shí)施細(xì)節(jié)上花費(fèi)太多精力就能夠有效的建立算法。
下一步是確定目標(biāo)技術(shù)和關(guān)鍵規(guī)范。在Catapult中，目標(biāo)技術(shù)可以是ASIC或者FPGA，與源代碼描述無(wú)關(guān)。Catapult C綜合使用專(zhuān)用技術(shù)庫(kù)特征參數(shù)來(lái)建立最佳運(yùn)算庫(kù)，例如加法器和乘法器等。這一特性描述過(guò)程收集器件專(zhuān)用資源詳細(xì)的面積和時(shí)序信息，使Catapult能夠建立技術(shù)預(yù)知計(jì)劃，不會(huì)浪費(fèi)HLS探察過(guò)程中RTL綜合時(shí)間。其結(jié)果是快速的前端面積/性能估算，得到專(zhuān)用技術(shù)RTL輸出。
指定好目標(biāo)技術(shù)以及時(shí)鐘頻率后，設(shè)計(jì)人員可以使用自動(dòng)高級(jí)綜合技術(shù)自由地進(jìn)行設(shè)計(jì)。由于自動(dòng)過(guò)程比手動(dòng)RTL編碼快得多，設(shè)計(jì)人員能夠關(guān)注更多的選項(xiàng)，綜合考慮面積和性能，所實(shí)現(xiàn)的硬件完全滿(mǎn)足設(shè)計(jì)目標(biāo)要求。高級(jí)綜合工具對(duì)目標(biāo)技術(shù)非常清楚，根據(jù)時(shí)鐘頻率要求來(lái)選擇合適的運(yùn)算，在需要的地方增加系統(tǒng)級(jí)流水線(xiàn)，確保不會(huì)違反時(shí)鐘頻率約束。設(shè)計(jì)人員可以使用開(kāi)環(huán)和環(huán)流水線(xiàn)等高級(jí)綜合約束，研究從最短串聯(lián)到全并聯(lián)實(shí)現(xiàn)的多種微體系結(jié)構(gòu)(對(duì)比圖1和圖2中的具體實(shí)現(xiàn))。
圖1：串聯(lián)FIR實(shí)現(xiàn)。
圖2：并聯(lián)FIR實(shí)現(xiàn)。
在接下來(lái)的第三部分討論中，我們將討論如何選擇調(diào)度所需要的運(yùn)算以滿(mǎn)足時(shí)鐘頻率約束，以及如何采用高級(jí)綜合資源約束來(lái)減小后端走線(xiàn)延時(shí)，敬請(qǐng)留意。